Компания PLDA, специализирующаяся на разработке IP-ядер и инструментов для создания прототипов интегральных схем, объявила о доступности IP-ядра XpressRICH5, представляющего собой контроллер PCIe 5.0. Ядро соответствует спецификации rev. 0.7 и доступно в вариантах, рассчитанных на реализацию в ASIC, SoC и FPGA. Разработчики могут плавно перейти от прототипирования в FPGA к выпуску ASIC и SoC, используя тот же код RTL.
Контроллер XpressRICH5 позволяет получить пропускную способность канала 32 Гбит/с в расчете на каждую полосу и снизить общую задержку. Архитектурой ядра предусмотрена поддержка 512-битного канала данных, необходимого для работы в конфигурации PCIe 5.0 x16.
Внедрение PCIe 5.0 откроет путь для перехода центров обработки к соединениям 100G и 400G Ethernet. Ожидается, что версию rev. 1.0 спецификации PCIe 5.0 консорциум PCI-SIG утвердит в 2019 году.
