Рубрика «fpga» - 18

FPP через FPL: Ускоряем загрузку FPGA

2018-05-15 в 11:13, admin, рубрики: config, Cyclone, EPCQ, fpga, FPP, Производство и разработка электроники, схемотехника

Всем привет!

Недавно возникла задача — ускорить загрузку FPGA. От появления питания до рабочего состояния у нас есть не более 100 мс. Поскольку чип не самый новый (Altera Cyclone IV GX), просто подключить к нему быструю флешку типа EPCQ не получается. И мы решили задействовать режим FPP (Fast Passive Serial), поставив снаружи CPLD Intel MAXV с FPL (Flash Parallel Loader). При старте CPLD загружает данные из флешки и формирует сигналы FPP на своих выходах.

Однако, перед тем, как совершить задуманное, собрали DIY-макет из того, что было под рукой, и взялись поэкспериментировать "на кошках". К сожалению, из-за соплей на плате пришлось снизить рабочие частоты, но суть работы FPP от этого не изменилась, зато отладка упростилась. О том, что получилось, и о том, как конфигурируется FPGA, я и решил написать в этой статье. Кому интересно, добро пожаловать под кат.

FPP через FPL: Ускоряем загрузку FPGA - 1

Читать полностью »

Little Man Computer на языке Verilog

2018-05-07 в 16:31, admin, рубрики: fpga, LMC, logisim, Verilog, Алгоритмы, ПЛИС, Программирование

Спроектируем Little Man Computer на языке Verilog.

Статья про LMC была на Хабре.

Online симулятор этого компьютера здесь.

Напишем модуль ОЗУ на языке Verilog.

Данные загружаются в ОЗУ из data_in по тактовому сигналу clk.

module R0 #(parameter N = 2, M = 4)
(
input clk,
input [N-1:0] adr,
input [M-1:0] data_in,
output [M-1:0] RAM_out
);
reg [M-1:0] mem [2**N-1:0];
always @(posedge clk)
mem [adr] <= data_in;
assign RAM_out = mem[adr];
endmodule

Подключим счётчик к адресному входу ОЗУ

module R1 #(parameter N = 2, M = 4)
(
input Counter_clk, RAM_clk,
//input [N-1:0] adr,
input [M-1:0] data_in,
output [M-1:0] RAM_out
);
reg [1:0]counter;
always @(posedge Counter_clk)
 counter <= counter + 1; 
 wire [N-1:0] adr;
 assign adr = counter; 
reg [M-1:0] mem [2**N-1:0];
always @(posedge RAM_clk)
 mem [adr] <= data_in;
assign RAM_out = mem[adr];
endmodule

Вот так выглядит схема в RTL Viewer

Little Man Computer на языке Verilog - 1
Читать полностью »

Проектирование процессора на языке Verilog

2018-05-06 в 20:03, admin, рубрики: fpga, LMC, logisim, Verilog, Алгоритмы, ПЛИС, Программирование, процессор

Спроектируем Little Man Computer на языке Verilog.

Статья про LMC была на Хабре.
Online симулятор этого компьютера здесь.

Сперва создадим устройство, позволяющее производить загрузку данных в ОЗУ.
Проектирование процессора на языке Verilog - 1
Читать полностью »

Проектирование процессора (CPU Design) Часть III

2018-05-05 в 14:27, admin, рубрики: cpu, diy или сделай сам, fpga, LMC, logisim, ПЛИС, процессор, Процессоры, Электроника для начинающих

Часть I
Часть II
Часть III
Спроектируем схему из предыдущей части на языке Verilog.
Заменим RAM с одним портом чтения/записи на RAM с раздельными портами чтения/записи.
Управление производится командами:
1. загрузка адреса в счётчик Counter,
2. загрузка данных в память RAM,
3. загрузка (из устройства ввода) данных в аккумулятор Acc,
4. переключение мультиплексора MUX.

Проектирование процессора (CPU Design) Часть III - 1
Подключим счетчик на адресный вход ОЗУ.
При подаче тактового сигнала значение счетчика увеличивается на 1, т.о. можно переходить от ячейки к ячейке, от младшего адреса к старшему.
Проектирование процессора (CPU Design) Часть III - 2
Читать полностью »

Организация шинной инфраструктуры, соединяющей агенты системного интерфейса STI версии 1.0

2018-05-03 в 14:09, admin, рубрики: fpga, STI, интерфейсы, шина STI

В статье изложены принципы построения инфраструктуры локальной системной шины, соединяющей агенты одного сегмента стыка простого исполнителя STI версии 1.0 в объёме кристалла СБИС или ПЛИС. Рассмотрена организация дешифратора адреса, коммутаторов шин чтения данных и выборки исполнителя. Приведен пример описания шинной инфраструктуры сегмента STI на языке Verilog. Предложены варианты подключения исполнителей к сегментам шины с меньшей разрядностью данных.
Читать полностью »

Синхронный системный интерфейс взаимодействия с периферийными блоками в объёме кристалла СБИС или ПЛИС. STI 1.0

2018-05-03 в 9:16, admin, рубрики: asic, fpga, gpio, RTL, STI 1.0, внутренняя шина, интерфейс, интерфейсы, периферийный блок, ПЛИС, регистровый файл, системная шина, шина STI

В статье предложена организация взаимодействия функциональных блоков в объёме кристалла СБИС, а именно: процессорных ядер, контроллеров DMA и мостов системных шин с периферийными блоками, такими как: контроллеры GPIO, SPI, I2C, UART, таймеры и широтно-импульсные модуляторы – ШИМ. Рассмотрен набор сигналов и протокол обмена стыка простого исполнителя – локального системного интерфейса, реализующего взаимодействие перечисленных блоков кристалла. Приведены примеры синтезируемых моделей контроллера GPIO и регистрового файла, поддерживающие описанный интерфейс.
Читать полностью »

Настройка Sublime Text 3 для работы с VHDL файлами

2018-04-19 в 16:28, admin, рубрики: fpga, sublime text 3, vhdl, Программирование

Работа с VHDL в Sublime Text 3

Редактор Sublime Text существенно экономит время при работе с vhdl и verilog файлами. Для тех, кто не работал с редакторами типа Sublime Text, Notepad++ и т.п. опишу основные полезные функции данных редакторов:

множественное выделение/редактирование строк кода (нажатие средней кнопки мыши или при зажатой клавише Ctrl)
установка меток (закладок) в коде, помогает ориентироваться в больших файлах. (Ctrl + F2 или через пункт меню Goto→ Bookmarks)
возможность разделения рабочей области на несколько окон (Alt + Shift + 2 или из меню View→ Layout)
открытие одного файла несколько раз (File→ New View into File)
комментирование выделенных строк кода (Ctrl + /)
поиск и замена (Ctrl + h)
поиск по всем открытым файлам (Ctrl+Shift+f)
вставка сниппетов (шаблонов кода) (написать ключевое слово + клавиша Tab)
написание и использование функций на языке python
возможность установки различных дополнений
гибкая настройка

Читать полностью »

Распределённая система управления на базе SoC FPGA

2018-04-17 в 16:26, admin, рубрики: fpga, linux, SoC, системное программирование

Реализация связки прошивки ПЛИС, ПО микроконтроллера NIOS и управляющего ПО под Linux на базе Altera Cyclone V SoC с использованием Avalon Mailbox для создания на их основе распределенной системы управления.
Читать полностью »

Решение FizzBuzz на FPGA с генерацией видео

2018-04-13 в 11:24, admin, рубрики: fizzbuzz, fpga, Mojo, Spartan 6, Verilog, VGA, видео, Мониторы и ТВ, Программирование

Эта статья рассказывает, как сгенерировать видеосигнал на FPGA, используя в качестве примера игру FizzBuzz. Генерировать видео оказалась проще, чем я ожидал — проще, чем предыдущая задача с последовательным выводом FizzBuzz на FPGA. Я немного увлёкся проектом, поэтому добавил анимацию, разноцветный текст и гигантские прыгающие слова на экране.

Решение FizzBuzz на FPGA с генерацией видео - 1
FizzBuzz на плате FPGA. Плата генерирует прямой видеосигнал VGA с анимацией слов “Fizz” и “Buzz”

Если Вы не знакомы с задачей FizzBuzz, то она заключается в написании программы, которая печатает числа от 1 до 100, где кратные трём заменяются словом Fizz, кратные пяти — словом Buzz, а кратные пятнадцати — FizzBuzz. Поскольку FizzBuzz реализуется в нескольких строчках кода, эту задачу дают на собеседованиях, чтобы отсеять совсем не умеющих программировать. Но на FPGA решение гораздо сложнее.
Читать полностью »

Генерация и тестирование ядра RISC-V

2018-04-10 в 14:48, admin, рубрики: fpga, open source, parallella, risc-v, zynq, Тестирование IT-систем

Как я писал в прошлом посте, название моего проекта на GSoC-2016 — «порт RISC-V на Parallella», и первая вещь, которую я должен был сделать, это познакомиться с экосистемой RISC-V. Один из лучших способов это сделать, — посмотреть видео с презентации первого воркшопа RISC-V на Youtube. Для того, чтобы понять самые важные концепции, я рекомендую следующие презентации:

Введение (Krste Asanović) видео слайды
Тулчейн RISC-V (Andrew Waterman) видео слайды
SoC-генератор RISC-V “Rocket Chip” в Chisel (Yunsup Lee) видео слайды
Структура программного стека RISC-V (Sagar Karandikar) видео слайды
Отладка на RISC-V (Albert Ou) видео слайды
Портирование нового кода на RISC-V с OpenEmbedded (Martin Maas) видео слайды
Окружение тестирования RISC-V (Stephen Twigg) видео слайды

Ещё одна ссылка, если вы интересуетесь Chisel, языком, основанным на Scala, который используется для описания текущей аппаратной реализации ядра RISC-V (ядро Rocket имеет in-order конвейер, BOOM — out-of-order), и любых будущих реализаций.

Краткое руководство по Chisel (Jonathan Bachrach) видео слайды

Работа с Rocket Chip, добавление расширений, инфраструктура ASIC и FPGA (Colin Schmidt) видео слайды

Если вы глубоко заинтересованы в RISC-V и развитии сообщества, я предлагаю вам принять участие в воркшопах.

Генерация и тестирование ядра RISC-V - 1
Читать полностью »

Информация

Обсуждаемое

Рекомендуем

Рубрика «fpga» - 18

FPP через FPL: Ускоряем загрузку FPGA

Little Man Computer на языке Verilog

Проектирование процессора на языке Verilog

Проектирование процессора (CPU Design) Часть III

Организация шинной инфраструктуры, соединяющей агенты системного интерфейса STI версии 1.0

Синхронный системный интерфейс взаимодействия с периферийными блоками в объёме кристалла СБИС или ПЛИС. STI 1.0

Настройка Sublime Text 3 для работы с VHDL файлами

Работа с VHDL в Sublime Text 3

Распределённая система управления на базе SoC FPGA

Решение FizzBuzz на FPGA с генерацией видео

Генерация и тестирование ядра RISC-V

Архив

Информация

Обсуждаемое

Рекомендуем

Рубрика «fpga» - 18

Работа с VHDL в Sublime Text 3

Новости

Актуальные темы

Архив